本發(fā)明公開(kāi)了一種晶圓可接受性測(cè)試的方法,述方法包括:在所述第一梳狀金屬線上施加高電壓,同時(shí)在所述第二梳狀金屬線上施加中電壓,并保持全部的所述
多晶硅接地;若測(cè)得所述多晶硅的電流超出規(guī)格,則表明是所述接觸孔和所述多晶硅之間存在泄漏;若測(cè)得所述多晶硅的電流未超出規(guī)格,則表明是金屬線間失效或者是層間介電質(zhì)孔洞失效;通過(guò)本發(fā)明的使用,可以在幫助生產(chǎn)線在第一時(shí)間發(fā)現(xiàn)層間介電質(zhì)孔洞、接觸孔和多晶硅之間的孔洞等工藝缺陷,及時(shí)做出調(diào)整;并且由于本發(fā)明可同時(shí)監(jiān)控多個(gè)工藝問(wèn)題,大大減小了測(cè)試結(jié)構(gòu)面積,降低了包含測(cè)試在內(nèi)的生產(chǎn)成本。
聲明:
“新的芯片測(cè)試結(jié)構(gòu)” 該技術(shù)專利(論文)所有權(quán)利歸屬于技術(shù)(論文)所有人。僅供學(xué)習(xí)研究,如用于商業(yè)用途,請(qǐng)聯(lián)系該技術(shù)所有人。
我是此專利(論文)的發(fā)明人(作者)